第五届RISC-V中国峰会于2025年7月16至19日在上海张江科学会堂隆重举办，本届峰会设置1场主论坛、9场垂直领域分论坛、5场研习会、11项同期活动，以及4,500平方米未来科技展览区，汇聚数百家企业、研究机构及开源技术社区参会。

在7月18日的EDA分论坛上，西门子EDA客户技术经理李一凡，芯来科技建模工程师徐子泰，晶心科技软件工程师颜敬哲，思尔芯软件工程师杨德豪，新思科技应用工程师范宇杰，BrekerVerificationSystem创始人,CTO,AdnanHamid，中国科学院计算所副研究员解壁伟，等诸多业界杰出的工程师，分别从RISC-V系统设计的高效调试，加速RISC-V系统设计仿真优化、验证等环节，探索了开源EDA与RISC-V芯片设计的创新探索。

李一凡：TessentUltraSight-V，面向RISC-V系统的高效调试

随着RISC-V架构的普及，基于RISC-V的系统越来越复杂，传统的调试方法面临着效率低下和成本高昂的问题，尤其是在涉及复杂芯片设计如2.5D/3D芯片、芯片集成以及难以检测的“海森BUG”和数据损坏问题。为了解决这些挑战，西门子EDA客户技术经理李一凡介绍，公司推出了TessentUltraSight-V，一款专为RISC-V系统设计的高效调试与追踪解决方案。

TessentUltraSight-V提供了全面的端到端调试与追踪功能。它通过硬件IP模块，如处理器分析模块和增强型追踪编码器，提供高效的调试和追踪支持，能够应对RISC-V系统中的复杂性。其支持多种通信接口（如USB、JTAG、AXI），并且可与主流开发环境（如GDB、VSCode）兼容，极大提高了调试效率。

该解决方案具有以下核心特点：

高效调试功能：支持快速内存访问，最小化调试开销，并能通过DMA技术大幅提升调试速度。

先进的追踪能力：提供周期精确的指令追踪，并支持多种追踪模式（如跳转模式、分支预测、隐式返回模式）。

可扩展性：适用于从单一核到整个系统的调试，支持多芯片设计，并为每个芯片提供嵌入式分析和功能监控。

验证和集成：与UVM验证环境集成，确保硬件IP模块和SoC组件正确连接，支持高效的测试和验证过程。

通过这一解决方案，西门子EDA帮助企业简化了RISC-V系统的调试流程，降低了开发成本，缩短了市场推广时间，确保设计的可扩展性和未来适应性。

芯来科技推出“NearCycleModel”加速RISC-V仿真优化

2025年7月，芯来科技在其最新的技术报告中介绍了“NearCycleModel”，一种基于SystemC的高效CPU建模技术，旨在优化RISC-V处理器的仿真精度和性能。芯来科技建模工程师徐子泰在论坛中介绍，作为国内领先的RISC-V子系统IP与SOC解决方案提供商，芯来科技自2018年成立以来，已在中国市场占据领先地位。

此次报告中，徐子泰分享了近似周期建模（NearCycleModel）的背景、构建方法及其在性能分析中的应用。传统的RISC-V仿真工具如QEMU、Spke和Gem5虽然各有优势，但存在精度不足和自定义指令支持差的问题。为了解决这些痛点，芯来科技提出了基于指令集的TimingModel，将Cycle信息集成到仿真中，显著提高了仿真精度，使得软件性能评估更为精准。

报告还详细介绍了如何通过Profiling技术对热点函数进行性能分析，并利用自定义指令加速程序优化。例如，通过将AES加解密程序中的热点函数进行优化后，CPU占用率大幅降低，从而提升了整体性能。此外，芯来科技的模型还支持与第三方虚拟平台（VP）的无缝集成，用户能够根据需求快速定制和部署仿真配置。

此次技术的推出，将为RISC-V处理器开发者提供更高精度的仿真工具，进一步推动了RISC-V架构在全球范围内的应用推广。

提速RISC-V指令开发，晶心科技推出ACE框架与AndesCycle仿真器

晶心科技软件工程师颜敬哲分享了如何利用ACE软件框架和AndesCycle仿真器加速RISC-V自定义指令的开发。

颜敬哲首先介绍了ACE框架的概念，ACE框架旨在帮助开发者快速设计和实现适用于RISC-V架构的定制化指令。通过ACE框架，开发者只需提供两个设计文件即可生成相应的硬件RTL代码。这些定制指令能够直接集成到编译器中，简化了开发过程，提升了开发效率。

通过使用COPILOT代码生成器，开发者不仅可以自动化生成软件部分的代码，还能生成硬件部分的Verilog代码，实现指令的硬件支持。ACE框架的这一设计极大地简化了硬件与软件的集成过程。

此外，颜敬哲还展示了AndesCycle仿真器的功能，强调了其在性能分析方面的重要作用。AndesCycle能够提供详细的指令周期分析，帮助开发者识别和优化性能瓶颈。仿真器不仅可以绘制出指令执行的流水线图，还能够细致地展示热点函数的性能数据，为开发者提供实时反馈。

在实际应用案例中，颜敬哲提到了ByteDance在视频编解码中的扩展指令集，以及在深度学习中的sigmoid函数加速。这些应用表明，通过ACE框架与AndesCycle仿真器，开发者能够在无需编写Verilog代码的情况下，评估和优化指令性能，显著提升处理速度。例如，在视频编码解码任务中，使用定制的指令集可以提高4.5%的处理速度；在深度学习任务中，针对sigmoid函数的定制指令则带来了39%的加速效果。

颜敬哲总结道，ACE框架与AndesCycle仿真器的结合，不仅提供了一种高效、简洁的开发流程，还能在设计早期阶段就进行详细的性能评估，帮助开发者快速验证并优化自定义RISC-V指令的执行效率。他还表示，未来他们将继续扩展这一方案，支持更复杂的指令建模和性能优化。

通过此次分享，颜敬哲展示了晶心科技在RISC-V指令开发领域的创新成果，以及其在推动定制化指令开发中的技术优势。

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杨德豪：基于事务的加速技术在RISC-V高速高质量验证中的应用

思尔芯软件工程师杨德豪就“基于事务的加速技术在RISC-V高速高质量验证中的应用”这一主题进行了深入的探讨。他详细介绍了如何运用基于事务的加速技术（TBA）来提高RISC-V架构的验证效率，特别是在面对高复杂度、高精度要求的验证过程中所面临的挑战和解决方案。

首先，杨德豪从RISC-V架构的基本概况开始讲起，分析了当前仿真环境中存在的主要问题，尤其是微架构设计和验证时的限制。他指出，随着自定义指令和不同指令集架构（ISA）的不断增加，验证的规模和难度也在不断提升。尤其在需要对内存仿真结构、时序、功耗以及芯片面积等方面进行严格把控时，如何有效进行验证成为了一大难题。

为了应对这些挑战，杨德豪介绍了RISC-V的开源验证工具——RVVI（RISC-V验证接口），并阐述了如何将其集成到基于事务的加速技术中。通过使用RVVI的接口，验证人员可以通过RVVI-Trace记录通用寄存器的状态，进行自动化比对，从而提升验证效率。

杨德豪强调，尽管RVVI框架在验证过程中发挥了重要作用，但其仍面临一些性能瓶颈，例如生成trace和数据时的性能开销，和软件仿真器本身的性能限制。为此，基于事务的加速技术（TBA）应运而生，TBA可以通过减少数据交互的周期，显著提升验证效率。通过将多个数据周期合并为一个事务，TBA能够加速验证过程，缩短验证时间，并有效提升硬件的测试吞吐量。

在展示了TBA的具体应用后，杨德豪进一步解释了该技术如何通过提升测试效率，减少不必要的时间开销，帮助工程师更快完成仿真任务。此外，TBA与虚拟原型的结合，也能加速软硬件的协同设计，提高开发效率，尤其是在系统级自动仿真环境的构建过程中，帮助SOC（系统芯片）设计完成更快速的验证。

通过与RVVI和TBA技术的结合，杨德豪展示了该技术如何有效提升RISC-V架构验证的准确性和效率。他还提到，在实际的验证案例中，使用RVVI技术可以在纯软件仿真环境中实现高达60%的性能提升，显著缩短了测试所需的时间。

杨德豪的分享还强调了思尔芯公司在数字前端验证工具领域的技术积累与创新。公司通过20多年的深耕，已成为全球领先的功能验证和数字前端解决方案提供商。公司目前已为全球600多个客户提供服务，并且在硅谷、首尔、上海、西安等地设有研发中心。

此次技术分享不仅为业界提供了关于如何通过先进的加速技术优化RISC-V验证过程的宝贵经验，同时也为今后的微架构验证工作提供了新的思路和技术支持。

范宇杰：RISC-V验证工具STING的应用与挑战

随着RISC-V架构在高性能计算（HPC）和人工智能（AI）领域的迅猛发展，如何有效地进行RISC-V芯片的验证已经成为了芯片开发过程中的一项重大挑战。新思科技应用工程师范宇杰详细介绍了如何借助RISC-V随机测试生成器（STING）来解决HPC验证中的一系列难题。

在RISC-V的HPC应用领域，随着计算复杂度的增加，验证工作面临的困难也越来越多。范宇杰指出，在RISC-V的多核和系统级验证中，涉及的验证任务往往需要在不同层级的硬件架构中进行协调，这不仅需要保证指令集架构（ISA）的稳定性，还要处理多核一致性、内存一致性等问题。此外，虚拟化技术在RISC-V中的应用，也使得调试过程变得更加复杂，尤其是在定位软件层次的bug时，常常需要花费数月时间才能最终解决问题。

STING工具的优势

为了应对这些验证挑战，STING工具作为一款高效的测试生成器，提供了强大的系统级验证功能。STING能够支持多核架构，并配置整个系统的地址空间、缓存层级等参数。范宇杰介绍，STING通过在底层随机生成测试场景，可以在较短的时间内对复杂的硬件进行验证，从而加速验证过程。STING所生成的测试场景，不仅支持对指令集的扩展进行验证，还能模拟多种复杂的异常场景，极大地提高了验证的覆盖面和准确性。

STING的另一个突出特点是其可以将验证场景转换为二进制文件，用户可以在不同平台上进行验证复现，这对于硬件验证中难以重复的bug复现尤为重要。通过这种方法，验证团队能够在多个平台间快速定位问题，并减少调试时间。

通过结合STING和ImperasDV工具，范宇杰展示了一个完整的验证流程。STING不仅能生成高质量的测试数据，还能够在测试后进行精确的错误检查，这使得在HPC系统验证中，发现并解决微架构级bug变得更加高效。在客户应用中，STING成功发现了多个微架构级bug，包括EPU和MMU等模块的问题，为RISC-V芯片的验证提供了有力的支持。

在芯片验证过程中，STING工具无疑为RISC-V验证提供了一个强有力的解决方案。通过精确的系统级验证和高效的测试生成，STING不仅能够解决RISC-V在HPC领域面临的验证难题，还能帮助开发团队加速验证进程，提升产品的稳定性和可靠性。随着RISC-V技术的不断发展，像STING这样的验证工具必将成为芯片开发中不可或缺的利器。

范宇杰的分享为在场的技术人员提供了宝贵的经验，并展示了如何通过创新的验证工具推动RISC-V技术在高性能计算和人工智能领域的广泛应用。

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Hamid：RISC-VMMU虚拟化与监控程序操作验证技术

在现代计算架构中，内存管理单元（MMU）对于虚拟化技术及其在CPU和SoC平台上的应用起着至关重要的作用。为确保RISC-V处理器在虚拟化环境中的稳定性和高效性，BrekerVerificationSystem创始人,CTO,AdnanHamid提供了一系列针对RISC-VMMU和监控程序（Hypervisor）操作的验证技术。

MMU（内存管理单元）在现代计算机架构中是不可或缺的。其主要功能包括：

扩展内存使用：MMU允许软件使用超出物理内存的虚拟内存，提升了系统的灵活性。

内存碎片管理：通过虚拟化内存，MMU能够有效管理内存碎片问题，优化内存的使用。

内存访问隔离：MMU为各个进程提供内存访问隔离，避免因内存冲突导致程序出错或数据混乱。

在虚拟内存系统中，每个程序使用虚拟地址（VA），这些地址需要通过页表转换为物理地址（PA）。为了降低内存占用，RISC-V处理器采用多级页表查找机制。通过多级页表的设计，能够减少内存的整体使用。而在这个过程中，TLB（TranslationLookasideBuffer）缓存了常用的页表项，以提高地址转换的效率。当页表映射发生变化时，软件需要管理TLB的刷新操作，确保系统的高效运行。

RISC-V平台的MMU与监控程序支持两阶段地址转换：首先，虚拟地址会被转换为来宾物理地址（GPA），接着被进一步转换为实际的物理地址（PA）。这种两级转换架构对于虚拟化系统至关重要，能够确保来宾操作系统的地址与主机系统的地址完全隔离。

为确保RISC-V处理器在虚拟化环境下的稳定性和可靠性，Breker验证系统公司提出了详细的验证计划。验证过程包括：

设置权限级别：测试不同权限模式下的地址转换操作。

单级与双级地址转换测试：包括虚拟地址分配、页表映射、内存操作等。

页表项标志验证：确保所有页表项在不同操作模式下都能够正确处理。

通过一系列实际测试，验证了MMU在RISC-V平台上的表现。测试内容涵盖了单级和双级地址转换，模拟了页故障、TLB刷新等场景，并确保了所有可能的错误和故障都能被检测到。例如，针对“来宾页故障”和“主机页故障”的处理，测试了页表项标志的正确性，并验证了是否在需要时触发页故障。

测试失败后的调试过程十分重要。通过强大的调试工具，Breker系统能够分析失败任务的内存地址和相关数据，帮助开发者快速定位问题并进行修复。此外，系统还提供了覆盖分析工具，确保所有测试路径都得到了有效验证，极大地提升了测试的完整性和可靠性。

BrekerVerificationSystem的这一套解决方案，不仅确保了RISC-VMMU的高效性能，同时为虚拟化环境中的内存管理和操作系统安全提供了坚实的基础。这些验证技术在多个商业RISC-V部署中得到了成功应用，进一步推动了RISC-V架构在现代计算机系统中的普及与应用。

随着虚拟化技术的不断发展，内存管理单元的验证工作变得愈发重要。BrekerVerificationSystem凭借其领先的测试技术，为RISC-V平台的内存管理和虚拟化操作提供了强有力的保障，助力RISC-V架构在全球范围内的应用和发展。

解壁伟：开源EDA与RISC-V芯片设计的创新探索

中国科学院计算所副研究员解壁伟为与会者带来了关于“基于开源EDA和开源IP的RISC-V芯片设计解决方案”的报告。解壁伟深入探讨了开源技术如何推动RISC-V芯片设计的革命，并分享了他团队的实践成果与未来规划。

解壁伟首先介绍了开源芯片设计的背景及其发展趋势。他强调，开源技术是支撑整个产业繁荣的关键保障，尤其是在RISC-V芯片设计领域。与传统的商业EDA工具相比，开源工具不仅大幅降低了设计成本，还为芯片的定制化提供了更大的灵活性和自由度。通过使用开源EDA工具，设计人员能够更加高效地进行芯片设计和优化，甚至能够在更低的门槛下实现芯片设计和验证。

解壁伟回顾了自2018年起，团队在开源芯片设计领域的探索历程。他提到，尽管开源EDA工具的设计水平目前仍不及商业EDA工具，但在开源平台上实现的芯片设计不仅完全可复现，还能为社区贡献更多的创新性成果。通过不断替换商业工具和IP，团队已成功实现了基于开源工具的高效设计流程，且随着时间的推移，这些工具的性能和效率持续提升。

国际社区在开源芯片设计方面也取得了显著进展。解壁伟特别提到了2021年，国际上首次推出开源芯片设计工具和IP，这一进展标志着开源EDA工具在芯片设计中的应用迈出了关键步伐。随着RISC-V生态的兴起，开源芯片设计开始获得更多的关注和应用，尤其是在欧洲和日本，开源芯片的推动力度逐渐增大，标志着全球范围内芯片设计自由化和自主化的趋势。

值得一提的是，解壁伟团队在开源EDA工具的使用上，尝试采用AI技术和智能算法优化设计效率。例如，通过自动化搜索最优参数并生成芯片代码和版图，大大提高了设计效率。此外，团队还通过对开源EDA工具进行定制化改进，以更好地适应不同芯片设计的需求。这一系列的创新工作，不仅为RISC-V生态的开源设计模式提供了坚实基础，还在全球范围内推动了开源芯片技术的发展。

解壁伟也分享了团队的未来规划。他们希望通过进一步集成开源EDA工具、IP和PDK，搭建一个基于云平台的集成开发环境（IDE），让更多的设计人员能够在云端或本地便捷地使用这些开源工具进行芯片设计。通过这种方式，团队计划进一步降低芯片设计的门槛，并使更多的创新能够走向市场。

最后，解壁伟总结道，开源芯片设计虽然面临诸多挑战，但随着技术的不断进步和社区的积极参与，未来开源芯片将成为主流设计方式之一。他相信，在不久的将来，RISC-V生态将成为全球芯片设计领域的重要组成部分，推动整个行业向更加开放、自由的方向发展。

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